Die Tools basieren auf ATopTech-Technologien, die Gegenstand einer Klage von Synopsys waren. Daraufhin wurden die Tools neu aufgebaut, der Befehl, der dem Befehl von Synopsys entsprach, wurde geändert, erklärte Lily Cheng, Managerin für Anwendungstechnik, Avatar.

von Caroline Hayes bei DAC

Aprisa bietet Platzierungs-, Taktbaumsynthese-, Routing-, Optimierungs- und eingebettete Analyse-Engines für das IC-Design. Es unterstützt Standard-Datenein- und -ausgänge, einschließlich Verilog, SDc, LEF / DEF, Liberty und GDSII. Die patentierten Technologien wurden speziell für die Design-Herausforderungen bei 28nm und darunter mit ihren von Halbleiter-Foundries zertifizierten Place- und Route-Tools für Designs bei 28nm, 20nm, 16nm, 14nm, 10nm und 7nm Prozessknoten entwickelt.

Das Placement-Tool wählt dynamisch und automatisch dominante Szenarien für die Optimierung aus, um effizient alle Sign-Off-Szenarien während der physischen Implementierung zu integrieren, um die Anzahl der Design-Iterationen zu reduzieren.

Es unterstützt auch alle EM-Regeln von fortgeschrittenen Prozessknoten mit integrierter EM-Prüfung und -Befestigung während des Routings.
Interne Analyse-Engines korrelieren mit den Gießerei-genehmigten Abzeichnungs-Tools für vorhersagbare Design-Schließungen, erklärte Cheng.

Ein weiteres Merkmal ist die Analyse der zeitlichen Nähe des Abzeichens. Der eingebettete Zeitgeber korreliert mit Tools zur Zeitnahme und unterstützt verschiedene On-Chip-Variationsmethoden, einschließlich AOCV, SBOCV, SOCV und LVF. Es unterstützt auch graph- und pfadbasierte Analyse und Optimierung sowie erweiterte Signalintegrität und Rauschanalyse. Alle Timing-Funktionen werden während der Optimierung aktiviert, wodurch die Konvergenzgeschwindigkeit erhöht wird.

Das Color-Aware DPT-Routing ist die patentierte Routing-Technologie des Unternehmens, bei der durch korrekte Konstruktionsmethoden Verletzungen der Doppelstrukturierungstechnologie während der DRC-Abmeldung vermieden werden.

Sowohl UPF als auch CPF werden für eine leistungsoptimierte Optimierung mit Leckage und dynamischer Leistungsoptimierung unterstützt.

Apogee teilt die Aprisas Analyse-Engine und Datenbank für die Korrelation zwischen Bock- und Top-Level-Timing. Es bietet eine nahtlose, integrierte Designumgebung für komplexe Chipdesigns mit geringem Stromverbrauch und Chipgröße. Das multi-threaded und verteilte System ist für einen hohen Rechendurchsatz ausgelegt.