Das Moscone Center in San Francisco wird vom 25. bis 28. Juni Gastgeber des DAC sein

OneSpin Lösungen und Austemper Design Systeme werden beide Werkzeuge für die Überprüfung der funktionalen Sicherheit hervorheben. Austemper konzentriert sich auf unternehmenskritische Systementwicklung mit der KaleidoScope Tool-Suite, die analoges Design für die simultane Fehlerausbreitung mit gemischten Signalen unterstützt. Die automatisierte Tool-Suite bietet Sicherheitsanalyse-, Synthese- und Verifikationsfunktionen für zertifizierungsorientierte Anwendungen. Es wird für große Automobildesigns in ADAS und autonomes Fahren verwendet. Die gleichzeitige Fehlersimulation umfasst Simulationen, die gemäß ISO 26262 zur Erfüllung der ASIL-Anforderungen empfohlen werden.

Das Unternehmen hat kürzlich eine Partnerschaft mit OneSpin Solutions eingegangen, um eine werkzeuggestützte Methodik für Anwendungen der funktionalen Sicherheit zu implementieren, die einen Design- und Verifikations-Flow kombiniert, der auf dem OneSpin-Stand demonstriert wird. Hardware-Sicherheitsmechanismen werden in Chipdesigns integriert und die Tools von OneSpin Solutions verifizieren formal die Hardware-Sicherheitslogik. Die Äquivalenzprüfung stellt sicher, dass die eingefügte Sicherheitslogik die normale Funktionalität nicht beeinträchtigt, und die Fehlererkennungsanalyse stellt sicher, dass die Sicherheitsmechanismen bei zufälligen Fehlern ordnungsgemäß funktionieren.

OneSpin fördert auch sein Tool Qualification Kit, nachdem der TÜV SÜD seine Werkzeugentwicklungsprozesse überprüft hat. Das erste Kit ist für das 360 EC-FPGA EDA-Tool des Unternehmens verfügbar, eine automatische sequenzielle Äquivalenzprüfung, die verhindert, dass FPGA-Design-Flows Implementierungsfehler verursachen. Das Kit ist nach ISO 26262, IEC 61508 und EN 50128 zertifiziert.

FPGA Einblicke

Immer noch mit FPGA-Design, Plunifizieren hat mit Xilinx zusammengearbeitet, um die Vivado Design Suite über die Plunify Cloud-Plattform in der Cloud anzubieten. Designer zahlen nur 50 Cent, um ein Vivado-Projekt in der Amazon Web Services-Cloud (einschließlich Lizenzen) zu kompilieren.

Das Unternehmen wird außerdem Verbesserungen an seiner InTime Timing Closure-Software demonstrieren, um das FPGA-Timing in der Cloud zu optimieren (Abbildung 1). InTime Optimization Methodology kann die Taktfrequenz um 20 bis 80% verbessern und die Timing-Anforderungen in Tagen statt Wochen durch maschinelles Lernen erfüllen. Die Software beschleunigt auch das Schließen und Optimieren von Timing und wird über die Cloud erreicht.

Förderung der eFPGA-Technologie, Achronix Halbleiter arbeitet mit einem IP-Spezialisten zusammen BESETZUNG um den Durchsatz zu erhöhen und Einsparungen im Speicher zu machen.

Die beiden Aussteller erläutern, wie die verlustfreie Komprimierungs-IP von CAST in das Achronix-FPGA-Portfolio für den Einsatz in Datencenter- und mobilen Edge-Datentransferanwendungen portiert wurde. Die Hardware-Implementierung des verlustfreien Komprimierungsstandards für Deflate, GZIP und ZLIB ist mit Software-Implementierungen kompatibel, die für Komprimierung oder Dekomprimierung mit einem Durchsatz von bis zu 100 Gbit / s bei geringer Komprimierung und niedriger Latenz verwendet werden, gekoppelt mit der Speedcore eFPGA-Technologie Daten bei geringem Stromverbrauch.

CAST hat seine IP auf die FPGAs von Achronix portiert

Energieeffizienz

Apropos Power Management, ein anderer Aussteller, Baum, identifiziert Energieeffizienz als den am wenigsten entwickelten Bereich im Chip-Design. Sein automatisiertes Power-Analyse- und Modellierungs-Tool wurde für Automotive-, IoT-, Mobile-, Netzwerk- und Server-Projekte entwickelt. PowerBaum 2.0 (Abbildung 3) unterstützt dynamische und statische Leistung, nimmt RTL- und Netzlistenbeschreibungen auf und unterstützt die Leistungsanalyse mit Hardware-Emulation. Dies, sagt das Unternehmen, ermöglicht Ingenieuren, Power Bugs in realistischen Software-Szenarien zu beheben. Das Tool unterstützt auch die Analyse mit beliebigen Temperaturen, die von Designern festgelegt wurden, um die Auswirkungen der Temperatur auf den Stromverbrauch eines Designs zu bewerten.

Bei DAC wird das Unternehmen PowerWurzel vorstellen, eine Leistungsanalyse-Engine auf Gatterebene, die in PowerBaum zur Leistungsmodellierung integriert wird.

Abbildung 3 Baum's Tools analysieren die Energieeffizienz

Cloud-basierte SoC Design- und Verifikations-Tools für das IC-Design von Metriken Dazu gehören der Cloud Simulator und der Verification Manager, mit denen Simulationsanforderungen und Ressourcen gesteuert und jede Minute angepasst werden können. Das Unternehmen behauptet, dass Google Cloud unbegrenzte UVM-konforme SystemVerilog-Simulationskapazität und natives, webbasiertes Verifikationsmanagement für schnellere Regressionszeiten, reduzierte Amtsleitungsfehler und vorhersehbare Codeabdeckung bietet.

Neben den Ausstellern finden auf der Veranstaltung technische Sitzungen und ein Programm mit Keynotes zu aktuellen Themen statt. In diesem Jahr wird Cadence zum Beispiel ein Tutorial zum Thema "Funktionale Sicherheit und Zuverlässigkeit für Automobilanwendungen" und eines zum maschinellen Lernen ("Maschinelles Lernen bringt Spracherkennungsleistung auf die nächste Stufe") veranstalten. Ein Vortrag von Anna-Katrina Shedletsky, Instrumental, am Montag, 25. Juni, wird sich auf "Automatisierung der Intelligenz: Maschinelles Lernen und die Zukunft der Produktion" konzentrieren. Die Verwendung von ML und AI für sozial assistive Robotik (SAR) wird am Donnerstag in der Keynote von Maja Matarić von der University of Southern California untersucht, die "Automation vs Augmentation: Social Assistive Robotocs and the Future of Work" vorstellen wird.

Ein anderer Grundsatz spricht sich für RISC-V als Mittel aus, Architekten von proprietären Befehlssatzarchitekturen (ISAs) zu befreien. David A Patterson, Google und University of California, präsentieren "Ein neues goldenes Zeitalter für Computerarchitektur: domänenspezifische Beschleuniger und offene RISC-V".

Ein neuer Bereich dieses Jahr bei DAC ist die Design Infrastructure Alley. Die Initiative der ESD-Allianz und Vereinigung für High-Performance-Computing-Profis ist ein Bereich, der sich der IT-Infrastruktur für die Entwicklung elektronischer Systeme und Komponenten widmet. Neben den Computing- und Speicheranforderungen für die Gestaltung und Verwaltung der Cloud-Nutzung gibt es ein eigenes Design-on-the-Cloud-Pavillontheater, in dem Lizenzverwaltung, Grid-Computing und Datensicherheit diskutiert werden.