Neben EDA-, IP- und SoC-Unternehmen zeichnete sich der diesjährige DAC durch die Anzahl der Industrieverbände aus, die ihre spezielle Technologiemarke vorantrieben und Standards aufstellten, denen die Branche folgen sollte.

Accellera , der Körper, der System-Level-Design-, Modellierungs- und Verifikationsstandards fördert, wurde mit einigen der führenden Unternehmen der Branche verbunden, mit Ankündigungen zu EDA- und IP-Standards.

Accelleras Mission ist es, eine Plattformsprache bereitzustellen, um das Design und die Verifizierung und Produktivität von Elektronikprodukten zu verbessern, sagte Lu Dai, Senior Director of Engineering bei Qualcomm und Accellera bei der Ankündigung des Portable Test and Stimulus Standard (PSS) 1.0, der genehmigt wurde von der Organisation.

Die Spezifikation, die kostenlos heruntergeladen werden kann, ermöglicht es dem Benutzer, Verifikationsabsicht und -verhalten einmal festzulegen und sie für mehrere Implementierungen und Plattformen zu verwenden.

Der neue Standard ist ab sofort verfügbar herunterladen kostenlos.

Eine einzige Repräsentation von Stimulus- und Testszenarien für SoC-Test- und Coverage-Metriken zur Hardware- und Softwareverifizierung kann von vielen Anwendern über verschiedene Integrationsebenen und unter verschiedenen Konfigurationen verwendet werden, um Simulation, Emulation, FPGA-Prototyping und Post-Silicon-Implementierungen zu generieren.

Dai glaubt, dass der Standard einen "tiefgreifenden Einfluss" auf die Branche haben wird, da er den Fokus von der Verifizierung auf Systemebene verlagert und die Produktivität der Designer erhöht, indem er eine Testspezifikation verwendet, die für Design und Verifizierung über mehrere Plattformen hinweg übertragbar ist.

Der Standard definiert eine domänenspezifische Sprache und begleitende semantisch äquivalente C ++ - Klassendeklarationen und erstellt eine einzige Repräsentation von Stimulus- und Testszenarien basierend auf objektorientierten Programmiersprachen, Hardware-Verifikationssprachen und Verhaltensmodellierungssprachen. Das Ergebnis kann vom gesamten Designteam aus Verifikations-, Test- und Designdisziplinen sowie unter verschiedenen Konfigurationen verwendet werden und die besten Tools verschiedener Anbieter für Verifikationsanforderungen auswählen. Der Standard verwendet native Konstrukte für Datenfluss, Gleichzeitigkeit und Synchronisation, Ressourcenanforderungen sowie Status und Übergänge.

Bei DAC, Kadenz angekündigt, dass seine Perspec Systemüberprüfer Design-Tool unterstützt den Portable Test and Stimulus-Standard. Teil der Verifizierer Suite von Tools, es automatisiert die Abdeckung von Kfz-, Mobilfunk- und Server-SoC-Abdeckungen und soll außerdem die Testproduktivität auf Systemebene um den Faktor 10 verbessern.

Der Perspec System Verifier bietet einen abstrakten modellbasierten Ansatz zur Definition der SoC-Anwendungsfälle aus dem PSS-Modell und verwendet UML-Aktivitätsdiagramme (Unified Modeling Language) zur Visualisierung der generierten Tests.

Die Perspec System Verifier-Tests werden für jedes Tool in der Verification Suite optimiert, einschließlich Cadence Xcelium Parallel Logic Simulation, der Palladium Z1 Enterprise Emulation Platform und der Protium S1 FPGA-basierten Prototyping-Plattform. Das Tool integriert sich auch in die vManager Metric-Driven Signoff-Plattform des Unternehmens, um die neue Anwendungsfallabdeckung in der PSS zu unterstützen. Es generiert Tests, die Verification IP (VIP) verwenden können, sodass der Verifizierungsinhalt über die PSS-Methode wiederverwendet werden kann, um die SoC-Verifizierung zu beschleunigen.

Ein anderes Unternehmen, das die PSS unterstützt, ist Mentor. Das Unternehmen wird die bevorstehende Veröffentlichung des Questa inFact Tools unterstützen. (Das Unternehmen spendete der Organisation im Jahr 2014 seine Questa inFact-Technologie und es ist die Grundlage des Standards, behauptet das Unternehmen.)

Er glaubt, dass die PSS die Annahme erhöhen wird portable Stimuli in breitere, Mainstream-Nutzung und helfen IC-Ingenieure effizient bei der Gestaltung von Produkten für neue und aufstrebende Märkte, wie künstliche Intelligenz (AI), 5G drahtlose Kommunikation und autonomes Fahren zu kooperieren.

Questa inFact nutzt maschinelles Lernen und Data-Mining-Techniken, um die Produktivität bis zu einem Faktor von 40 zu steigern, sagt Mentor und über mehrere Phasen der IC-Entwicklung hinweg. Entwickler können Leistungs- und Leistungsanalysen auf IC-Ebene durchführen, Verifikationsingenieure können in kürzerer Zeit höhere Abdeckungsgrade erreichen, während Validierungsingenieure Hardware und Software vollständig integrieren können und Testingenieure ihre Regressionstestumgebungen analysieren und optimieren können, erklärte Mark Olen. Produktmarketing-Gruppenleiter, Abteilung Mentor IC Verification Solutions.

Das Unternehmen hat das Tool so weiterentwickelt, dass es mit der Entwicklung von PSS Schritt hält, und hat seine grafitbasierte Questa inFact-Technologie um klassifiziertes maschinelles Lernen erweitert, um das Targeting noch nicht verifizierter Szenarien zu ermöglichen. Dies beschleunigt das Erreichen der Abdeckungsziele auf IP-Blockebene und erhöht die Nützlichkeit von Bare-Metal-Tests auf IC-Ebene. Das Werkzeug lernt von jedem nachfolgenden Szenario während der Simulation oder Emulation.

Die Anwendung der Data-Mining-Technologie erweitert die Anwendung von tragbaren Stimuli über die Verifizierung hinaus. Es ermöglicht dem Tool, Aktivitäten auf Transaktionsebene zu erfassen und zu korrelieren, um IC-Designleistungsparameter wie Fabric-Routing-Effizienz und Bandbreite, Latenz auf Systemebene, Cachekohärenz, Arbitrationseffizienz, Out-of-Order-Ausführung und Opcode-Leistung zu charakterisieren. Es kann auch Regressionstestumgebungen analysieren und optimieren, um die Notwendigkeit von Simulations- und Emulationszyklen zu vermeiden.

Das Tool kann verwendet werden, um UVM SystemVerilog-Testszenarien für die funktionale Abdeckung auf IP-Blockebene mit dem Questa-Simulator zu generieren und dann die Testszenarien zur Generierung von C / C ++ -Tests für die Traffic-Generierung auf IC-Level-Verifizierung mit dem Veloce-Emulator des Unternehmens zu verwenden . Es kann auch verwendet werden, um Assembly-Code auf Systemebene für die Verifikation von Befehlssätzen und C / C ++ -Szenarien für architektonische Erkundungen mit dem Vista Virtual Prototyping-System zu generieren. In Verbindung mit Mentors Catapult High-Level Synthesis-Toolset kann es C / C ++ - Szenarien vor und RTL-Tests nach der Verhaltenssynthese erzeugen.